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现现在，ASML险些成了光刻机的代名词。尤其是随着EUV、甚至High-NA EUV光刻机的推出，ASML更是独霸高端光刻机市场。

众所周知，光刻是芯片制造历程中最主要、最庞大也最昂贵的工艺步骤，其成本占总生产成本的30%以上，同时占有了快要50%的生产周期。

数十年来，在DUV、EUV光刻机的支持下，摩尔定律获得了延续。然而，迭代至今，面临芯片晶体管线宽已趋近物理极限，以及EUV光刻机产能有限、成本高等问题，业界最先增强探索绕开EUV光刻机生产高端芯片的手艺和工艺。

其中，纳米压印手艺（NIL）走到了台前。

克日，有新闻披露，SK海力士从佳能引进了纳米压印装备，现在正在举行测试，设计在2025年左右使用该装备最先量产3D NAND闪存，到现在为止的测试效果优越。

这里提到的纳米压印手艺，就是被以为最有可能替换EUV的下一代光刻手艺。

01 纳米压印手艺若何对标EUV光刻？

纳米压印手艺，即Nanoimprint Lithography（NIL），是一种新型的微纳加工手艺。该手艺将设计并制作在模板上的细小图形，通过压印等手艺转移到涂有高分子质料的硅基板上。纳米压印的分辨率由所用印模板图形的巨细决议，物理上没有光刻中的衍射限制，纳米压印手艺可以实现纳米级线宽的图形。

可以明晰为，纳米压印手艺造芯片就像盖章一样，把栅极长度只有几纳米的电路刻在印章（掩膜）上，再将印章盖在橡皮泥（压印胶）上，实现图形转移后，然后通过热或者UV光照的方式使转移的图形固化，以完成微纳加工的“镌刻”步骤。

纳米压印替换的是光刻环节，只有光刻的步骤被纳米压制手艺取代，其他的刻蚀、离子注入、薄膜沉积这些尺度的芯片制造工艺是完全兼容的，能很好的接入现有产业，不用推翻重来。

光刻手艺的本质是掩膜版用于对光刻胶举行图案化，从而实现图案化沉积和蚀刻工艺。光刻工艺的最终分辨率由所用光源的波长决议。

而现在业界依赖的光学光刻存在诸多局限性：

SDAP、SAQP工艺是二维图案化解决方案，严重限制了设计结构；

由于精度有限，想要将更周详的芯片线路曝光出来，还需要接纳多重曝光手艺；

提高光学光刻分辨率主要通过缩短光刻光源波长来实现，只管光源已从紫外的436nm、365nm缩短到深紫外（DUV）的193nm和极紫外（EUV）的13.5 nm，但在光学衍射极限限制下，分辨率极限约为半个波长；

光刻光源波长缩短使得光刻装备研制难度和成本成倍增进，其成本与规模化能力已无法与已往25年确立的趋势相匹配。

因此，业界最先留意于纳米压印光刻手艺。

在芯片制造中引入的任何新光刻手艺都必须提供性能优势或成本优势。

与传统的光刻手艺相比，首先，纳米压印手艺不需要庞大的光路系统和昂贵的光源，可以大幅降低制造成本。

另外，纳米压印的模板比光刻机用的掩膜疆土案设计更简朴，压印出来的图案尺寸完全由模板上的图案决议，以是不会受到传统光刻胶手艺中光源波长、光学衍射的限制和影响。与光刻装备发生的图案相比，纳米压印手艺忠实地再现了更高分辨率和更大平均性的图案。

同时，纳米压印手艺只要预先在掩膜上制作好图案，纵然是庞大结构也能一次性形成，同时也制止了传统光刻工艺中的多次重复曝光，进一步提升了成本优势。据日经中文网报道，纳米压印能省掉成本伟大的光刻工序的一部门，与极紫外光刻相比，能将该工序的制造成本降低4成，耗电量降低9成。

此外，纳米压印手艺在三维立体结构加工方面有着它怪异的优势，传统的光刻手艺都是基于二维平面的加工方式，三维结构获取对照难题，同时可控性较差，然则对于纳米压印手艺，只要制作成模板，就可以批量生产三维产物。

02 纳米压印手艺，突破与挑战并存

1995年，华裔科学家周郁（Stephen Chou）教授首次提出纳米压印观点，今后揭开了纳米压印制造手艺的研究序幕。

到2003年，纳米压印作为一项微纳加工手艺，被纳入国际半导体手艺蓝图（ITRS）。

2009年，美国从事纳米压印基础手艺研发的Molecular Imprints公司（MII）曾计划将NIL手艺用于32nm逻辑节点生产制造。但希望也未及预期——听说是由于生产速率慢，而且缺陷率高，资金问题也成为MII生长手艺的掣肘。

五年后的2014年，佳能收购了MII。现实早在十年前，佳能从2004年就最先一直隐秘研发纳米压印手艺，直到收购MII公司，将其更名为Canon Nanotechnologies，从而进入NIL市场。

今后，佳能与东芝团结开发NIL手艺——东芝（2019年，东芝储存器更名为铠侠）很早就想将NIL用在平面NAND闪存制造上。不外似乎193nm光刻和多重曝光就能将NAND单元尺寸从120nm缩减到1xnm节点；然而到这个节点，原有工艺就很难再实现存储单元和浮栅的微缩。

因此，NAND最先向3D化演进，东芝对于NIL手艺的应用也有了转向。约莫五六年前，东芝称非易失性存储器件的光刻需求，正从更高分辨率走向更低的成本，以是设计在3D NAND时代应用NIL。

也也许是自此之后，一直有佳能将纳米压印手艺用于量产存储芯片的新闻。

据领会，佳能最新的纳米压印装备的参数指标不错，套刻精度为2.4nm/3.2nm，每小时可曝光跨越100片晶圆，纳米压印手艺已经到达3D NAND大规模生产水平和要求。

上文也提到，除了铠侠之外，SK海力士也从佳能购置了纳米压印装备，正在举行用于3D NAND型闪存生产工程的测试，这也被以为是业界最尖端制造工艺中使用的EUV光刻机的下一代装备。

有业内人士示意：“与EUV相比，纳米压印手艺形成图案的自由度较低，因此预计将优先用于生产维持一定图案的NAND型闪存。”SK海力士最先采购装备也是由于这个缘故原由。”若是纳米压印装备实现商用化，以SK海力士为首的NAND闪存企业将能够提高从200层最先的工序难度越来越高的3D NAND闪存领域的生产效率。

另一方面，存储芯片巨头三星电子也为领会决引进多图案工艺导致的成本上升问题，迅速导入了EUV光刻机，除此之外还开发了包罗纳米压印手艺在内的3-4种解决方案。

车主「刺痛」蔚来

除了在NAND闪存领域的探索外，佳能正在实验将NIL手艺应用到DRAM和CPU等逻辑芯片上。

针对DRAM方面，佳能一直在不停改善套刻精度。使用POI 控制手艺、晶圆区卡盘控制、精致掩膜等方式有助于改善套刻精度。

高级的NIL工具和掩膜相连系可以为许多差其余应用提供多种解决方案，佳能展示了2.3nm套刻精度应用于种种新手艺，主要用在DRAM方面。

在芯片领域，纳米压印光刻更善于制造3D NAND、DRAM等存储芯片，与微处置器等逻辑电路相比，存储制造商具有严酷的成本限制，且对缺陷要求放宽，纳米压印光刻手艺与之较为契合。

据佳能在纳米压印装备未来蹊径图显示，应用将从3D NAND存储芯片最先，逐渐过分到DRAM，最终实现CPU等逻辑芯片的制造。

据领会，佳能现在量产的纳米压印装备，能用于生产15纳米的芯片，预计到2025年，能进一步研发出生产5纳米芯片的装备。初期将率先导入生产NAND、DRAM等，未来尚有望导入应用在PC和手机中的需要高阶先进制程的逻辑IC生产。

为了实现这一目的，佳能日前在法说会上提出将在日本斥资逾500亿日圆，扩增其微影装备产能，佳能示意该厂房将于2023年兴建，预计从2025年最先营运。该工厂除了生产其现有的光刻机系列产物，还将生产纳米压印光刻装备。

此前，佳能和铠侠、DNP（大日本印刷）在纳米压印手艺上就有了不少的相助。DNP 2015年听说是确立了纳米压印模板（template）的商业化生产系统；而东芝是2016年宣布设计用纳米压印来造NAND闪存。

可见，从装备试产、晶圆厂试运行，再到新厂生产线投产装备，日企欲通过半导体“纳米压印手艺”来追赶ASML的脚步。

此外，现在这一手艺偏向的其他装备供应商还包罗Nanonex、EVG、SUSS MicroTec、Obducat等西欧公司。

EVG公司日前宣布与凸版印刷分拆确立的光掩膜子公司Toppan Photomask相助，配合开发NIL 手艺，进一步加速其在光学微纳制造领域应用。纳米压印工艺装备提供商与纳米压印母版制造商之间的首次相助是该行业的伟大成就，将辅助行业迅速扩大纳米压印作为先进光学装备的大规模生产手艺和组件。

从1995年至今，经由不停的改善和手艺突破，纳米压印手艺已经被应用到LED、屏幕显示、DNA测序、AR/VR、传感等领域。

但应用于集成电路制造，尚处于产业化初期阶段。现在，纳米压印手艺在ITRS中被列为下一代32nm、22nm和16nm节点光刻手艺的代表之一。经由近30年的研究，纳米压印手艺已经在许多方面有了新希望，海内外半导体装备制造商、质料商以及工艺商纷纷最先涉足这一领域。

03 芯片制造领域，纳米压印手艺挑战仍在

虽然前面提到了不少纳米压印手艺的优势，甚至被奉为新的行业希望，然则纳米压印手艺距离大规模商业化量产尚有一些短板没有补足。

良品控制：纳米压印由于是晶圆和掩膜直接接触，容易泛起电路上混入细小垃圾和灰尘等的残次品，要实现适用化，必须举行制造手艺和运用方面的改良。

模板寿命低，替换成本高：不管是DUV光刻、EUV光刻照样纳米压印，最贵的耗材都是掩膜版或者压印模板。纳米压印的模板，由于是需要直接接触压印胶事情的，在接触的历程中，难免会有林林总总的损伤或者污染，缩短模板寿命。

瞄准庞大：压印模板需要与承载压印胶的基台正确瞄准与贴合，需要周详的机械装置配合检测装备实行压印历程。然而现有纳米压印装备在平行与垂直瞄准方面缺少高周详的调准机构。虽然我们可以沿用紫外光刻上的光学瞄准、或者莫尔条纹手艺做瞄准，然则纳米压印不仅有固化、尚有垂直偏向的压印运动历程，以是会带来多偏向的误差。

这几个问题，着实不能全说是纳米压印手艺的问题，降低工艺成本、提高良品率和提高生产效率对于生长初期的光刻机来说也是同样要面临的问题，任何一项手艺从实验室走向成熟，都市面临这些问题，都需要在生长历程中解决这些问题。

04 NIL能否替换EUV光刻？

回首芯片光刻产业历程，21世纪的前20年里，由于全球芯片产业链条在浸入式DUV、EUV等投影式光刻手艺的延续伟大投入，投影式光刻成为IC制造的主流手艺，降生了荷兰ASML光刻装备巨头，以及应用层面的台积电、三星等国际芯片加工企业，纳米压印光刻逐渐退出IC制造手艺的竞争，进入缄默期。

而随着产业向前生长，DUV、EUV光刻机等系统庞漂亮、手艺瓶颈和成本问题等日益突出，纳米压印手艺似乎又迎来了新的眼光。

凭证Gartner提出的新科技手艺成熟度曲线，综合手艺生长历程中的专利、论文、市场情报等数据，以年度和期望值维度，绘制了纳米压印手艺产业化曲线。

科技降生触发期：自1995年纳米压印手艺提出后，引起学术界和产业界普遍关注和跟进，现在*的手艺和装备提供商大多在这一阶段进入。

期望膨胀期：2003年，纳米压印手艺首次纳入国际半导体蓝图（ITRS），手艺的研究和期望进入热潮，这一时期，纳米压印相关装备被科研机构大量采购。

泡沫化低谷期：受制于工艺不成熟，产业化不及预期。一批企业倒闭或被收购，标志性事宜是2014年佳能收购MII。然则这段时间，纳米压印大面积、延续生产的相关手艺被开发出来，在生产光子晶体LED芯片领域实现产业化。

稳步爬升灼烁期：手艺工艺逐步突破，在LED、微流控、MEMS、AR等领域实现产业化应用。海内企业也加大纳米压印手艺的研发和应用结构。

产业化成熟期：2021年后，随着工艺成熟和下游应用领域的突破生长，纳米压印手艺或将迎来大面积产业化。

TechNavio数据显示，2026年纳米压印市场有望到达33亿美元，2021年至2026年年复合增进率可达17.74%。纳米压印市场虽然没有想象中那样大，但整体正逐渐走强。

纳米压印手艺有着其怪异的优势，也有相对应的瑕玷，在未来的科研生产中，需要进一步的优化工艺条件，辅助拓展改善纳米压印手艺的应用。

最后回到本篇内容的焦点——在芯片制造领域，虽然日本最早完成实践，但能否替换EUV光刻呢？

忠实来讲，难度是异常大的，除非台积电、三星、英特尔、SK海力士等行业大厂放弃成熟手艺转战纳米压印手艺。着实从行业动态也能看到，每隔几年都市有纳米压印光刻即将突破的新闻，但每次又延后进入产业的时间。

一切信号都在注释这项手艺的不容易。但未来，当光学光刻真正到达极限难以向前时，纳米压印手艺或将是一条值得期待的蹊径，而那时，芯片制造或许也会迎来全新的范式，一切都市被推翻。

究竟，没有一种手艺能够耐久存在，倘若有，那也只是由于人们还没有来得及发现新的器械来取代它而已。